JEDEC 放寬 HBM4 高度標準，助力 AI 記憶體 16/20 層堆疊技術

高頻寬記憶體（HBM）透過垂直堆疊 DRAM 提升頻寬，是 AI 加速器供應資料的關鍵元件。全球固態技術協會（JEDEC）調整 HBM4 規範，攸關 SK 海力士、三星與輝達的產品設計，也牽動堆疊良率、散熱及先進封裝布局。

JEDEC 計畫把 HBM4 堆疊高度上限放寬至 900 微米，為 16 層及 20 層 DRAM 堆疊保留更多製程空間，使記憶體廠能在提高容量與效能時兼顧良率和散熱。相關報導截至 2026 年 7 月 20 日未揭露規範生效日期，也未涉及交易金額。